经济观察报记者 郑晨烨
5月25日上午，在上海举办的2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，正式发表“韬（τ）定律”。τ在电路理论中代表时间常数，即信号从一种状态切换到另一种状态所需要的时间。
韬定律提出以“时间缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。华为称，韬定律正是解决该难题的有效路径。
韬定律构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。华为预计，到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
受“华为发布韬定律”事件影响，当日科创50指数暴涨5.88%，创出历史新高。
半导体产业链公司批量大涨：中芯国际（688981.SH）收盘涨幅18.78%，总市值达12500亿元；华虹公司（688347.SH）收盘涨幅20%；盛美上海（688082.SH）收盘涨幅17.75%；拓荆科技（688072.SH）收盘涨幅16.86%；华大九天（301269.SZ）收盘涨幅15.04%；概伦电子（688206.SH）收盘涨幅13.19%；兆易创新（603986.SH）收盘涨幅10%；长电科技（600583.SH）收盘涨幅10%；寒武纪（688256.SH）收盘涨幅9.37%……
那么，韬定律对半导体产业的发展究竟会影响几何呢？
从“缩尺寸”到“压时间”
韬定律的核心其实不难理解——芯片性能的持续提升，不必再只依赖把晶体管做得越来越小，转而可以通过系统性压缩信号在芯片各层级中的传播时间来实现。
何庭波在演讲中表示，过去六年（2020年5月至2026年5月），华为基于这一路线设计并量产了381款芯片，覆盖移动、AI、汽车、工业等多个领域。今年秋季即将发布的新一代麒麟芯片，会率先采用她在演讲中重点介绍的核心技术——逻辑折叠（LogicFolding）。
深圳一家半导体企业的产品总监告诉经济观察报记者，韬定律的发布意味着国内集成电路的设计思路正在发生转变，从单纯追求更小的制程节点，转向以先进封装为核心的多层立体设计。
同日，何庭波署名学术论文《A Time Scaling Theory for Multi-Layer Electronic Systems（多层电子系统的时间缩放理论）》预印本在ChinaXiv（中国科学院科技论文预发布平台）发布，并已投稿至《中国科学：信息科学》。
该论文完整阐述了韬定律的理论框架、逻辑折叠的工艺参数，以及麒麟2026芯片的实测性能数据。何庭波在论文中表示，华为六年前面对的那个问题——“几何缩微”走不动——之后，芯片性能靠什么继续提升，整个行业最终都将面对。
对此，韬定律给出了一条经过量产验证的替代路径，但上述论文也同时列出了从EDA（电子设计自动化）工具链到能耗控制在内的一系列尚未解决的技术难题。
所谓“几何缩微”，则和摩尔定律有关。1965年，英特尔联合创始人戈登·摩尔注意到一个规律：集成电路上能容纳的晶体管数量，大约每两年翻一倍。这个规律后来被称为摩尔定律，即晶体管越做越小，同样面积的芯片上能塞进更多元件，在性能提升的同时，成本却在下降。
这种通过不断缩小晶体管物理尺寸来提升芯片性能的方法，被业内称为“几何缩微”。近60年来，全球半导体产业的技术迭代、资本投入和产品定价，基本都建立在这套逻辑之上。
摩尔定律能持续统治半导体行业这么久，背后还有配套理论在支撑。1974年，IBM工程师罗伯特•登纳德提出了一套缩放规则：晶体管的尺寸和电压可以等比例缩小，功耗密度保持不变。这条规则的意义在于，它让“缩小尺寸”变成了一件几乎没有副作用的事，尺寸缩小，速度变快，而由于电压同步降低，单位面积上的功耗并不增加，芯片不会因为变快而变得更烫。
整个半导体行业由此进入了一个“做小就是做好”的黄金时代。
但这套规则在2005年前后就面临失效了。
登纳德规则成立的前提是电压和尺寸同步缩小，功耗密度保持不变。但电压缩小到一定程度后，晶体管在关闭状态下开始漏电，“缩小尺寸”的副作用就出现了：芯片功耗密度上升，发热加剧。于是，芯片行业的工程师们不得不在同一时刻只启用芯片上的部分区域，让其余晶体管保持闲置，业内把这种现象称为“暗硅”。这也意味着，“缩小尺寸”不再自动等于“全面进步”，功耗和发热成了每一代制程都要额外付出的代价。
尽管“做小等于做好”的前提已经动摇，但几何缩微仍然是整个行业唯一成熟的技术路线，短期内没有替代方案。与此同时，智能手机等消费电子产品的快速普及，对芯片的小型化和低功耗持续提出更高要求，行业有充分的动力继续沿这条路走下去。
为应对功耗问题，行业在晶体管结构上做了一次重大升级——传统晶体管是平面设计，尺寸缩小到一定程度后，栅极（控制电流通断的部件）对沟道的控制力下降，漏电情况加剧；2012年前后开始量产的FinFET（鳍式场效应晶体管），把沟道从平面改为立体的鳍状结构，栅极从三面包裹沟道，控制力增强，漏电得到缓解。
凭借这一代架构升级，几何缩微又延续了大约十年，但进入7纳米及以下制程后，继续缩小尺寸带来的性能提升在快速收窄。
几何缩微在7纳米之后为什么会加速失效？何庭波在前述论文中给出了三个原因：
第一，由于速度饱和效应，晶体管的速度提升与尺寸缩小之间的关系，从二次方变成了线性。早期，沟道长度（晶体管内部电流通过的通道）缩小一半，开关速度可以提升到接近四倍；到了7纳米以下，同样缩小一半，速度提升只剩两倍左右，同样的缩小幅度，换来的收益打了对折。
第二，芯片内部互连线路的寄生电阻和电容，日益主导信号延迟。芯片上的晶体管之间需要用金属线路连接，晶体管本身的开关速度已经非常快，但这些连接线路产生的延迟，反而成了拖慢整颗芯片的主要因素。也就是说，无论晶体管做得再小，如果线路延迟降不下来，整体速度也上不去。
第三，在经济层面，随着掩模版成本、EUV（极紫外光刻，目前最先进的芯片光刻技术）设备折旧以及设计规则复杂度的大幅攀升，在2纳米节点，一颗芯片的设计预算已超过10亿美元。也就是说，先进制程的单个晶体管成本不降反升。
每一代晶体管更多、单位成本更低，这是过去数十年半导体产业持续扩大投入的基础，但当单个晶体管的成本不再随制程进步而下降，这套逻辑就不再成立了。
这也是近年来业内反复讨论“摩尔定律失效”的核心原因。
围绕几何缩微之外的替代路径，行业已经在多个方向上探索，芯粒（Chiplet，将一颗大芯片拆分为多个功能模块，再通过先进封装技术组合在一起）是其中最受关注的方向之一。此外，对华为来说，这个问题来得更早，也更急迫——2019年，由于地缘政治影响，华为无法继续使用海外最先进的芯片代工服务。在这种情况下，不管摩尔定律是否失效，华为都已经无法沿着几何缩微的路线继续走下去。
何庭波在论文中概括了这种处境：“对于无法获取顶尖光刻设备的企业，发展受限问题显现更早，产业承压也更为严峻。”她在论文中亦表示，这不只是华为一家的处境，华为六年前被迫面对的那个根本问题，“回过头来看，整个行业最终都将不得不面对”。
从2020年5月开始，华为半导体团队用六年时间，在手机SoC（系统级芯片）、AI加速器、系统互联和封装技术上寻找替代路径。何庭波在上述论文中给出的结论是：突破不在于找到下一代制程工艺或新的晶体管架构，而在于改变、优化目标本身。
过去60年，每一代芯片性能提升的本质，都是在压缩运行时间——晶体管变小，开关速度更快；互连排布更密，信号传输的路径更短；集成度提高，数据跨越的边界更少——空间缩小，始终只是压缩时间的手段。
基于这个判断，韬定律把时间本身确立为芯片迭代的核心优化指标。
τ（tau）被定义为“特征时间常数”，贯穿晶体管、电路、芯片、系统四个层级。它覆盖的范围从皮秒（万亿分之一秒，衡量晶体管开关速度的时间尺度）到秒（数据中心完成一次完整任务的时间尺度），共12个数量级。在这套框架下，几何缩微不再是唯一的技术路线，而是降低τ的手段之一。
或者说，过去半导体行业评价一颗芯片先不先进，主要看它用了几纳米的制程工艺，但韬定律提出了一个不同的评价标准——不管用什么工艺制程，最终衡量的是信号在芯片中完成一次完整操作需要多少时间。
制程工艺是手段，缩短时间才是目的，只要能把时间压下来，用成熟制程配合立体设计，同样可以做出高性能芯片。
何庭波的论文给出了一个代际迭代公式：下一代的τ等于当前τ除以一个缩放系数α。
与摩尔定律给全行业一个统一的迭代节奏不同，韬定律的缩放系数因场景而异：功耗受限的手机端约为每年1.3倍，自动驾驶系统约1.5倍，AI场景由于算力直接关联经济价值，可达每年10倍。不同行业按各自需求决定迭代速度，而非被一条统一的制程路线牵着走。
韬定律落地的第一项核心技术是逻辑折叠。
在7纳米以下制程中，连接晶体管的金属线路产生的延迟已经超过晶体管本身的开关时间，成为制约芯片速度的主要因素。传统芯片把所有电路铺在同一个平面上，信号沿金属线路水平传播，线路越长，延迟越大；一颗芯片的性能上限，往往取决于那条最长信号路径的延迟，业内称之为“关键路径”。逻辑折叠针对的就是这个问题，它将关键电路拆分到纵向堆叠的多层芯片上，层与层之间通过混合键合（Hybrid Bonding，一种将两片晶圆以微米级精度对齐并永久连接的工艺）相连，信号可以纵向穿越，走线长度大幅缩短——关键路径的延迟随之下降。
上述深圳半导体企业的产品总监向经济观察报记者分析称，逻辑折叠的具体做法，或许是将芯片中高速信号部分的金属互联单独分到第二片晶圆上，主晶圆负责核心计算，通过混合键合实现两片晶圆之间的3D垂直互联。由此，原来给高速信号互联线预留的布线空间腾出来之后，主晶圆上能放下的有效晶体管数量就增加了。
何庭波在上述论文中公布了2026款麒麟芯片的实测数据：晶体管密度从上一代的每平方毫米1.55亿颗提升至2.38亿颗，单代涨幅55%，此前，实现同等幅度的密度提升，通常需要三年的几何缩微和一次完整的制程工艺换代；核心能效提升41%，最高主频涨幅接近13%，CPU性能核主频达到3.1GHz，SRAM（静态随机存储器，一种用于高速缓存的存储单元）运行主频提升超过40%；在一个典型的处理器核心上，时钟缓冲器（负责分配和同步时钟信号的电路元件）数量减少超过一半，布线长度缩减约30%。
以上数据均在固定制程节点内取得，没有采用新的光刻工艺。
论文同时公布了麒麟芯片后续几年的主频迭代计划：2027年目标3.39GHz，2028年目标3.71GHz，2029年目标4GHz；到2031年，晶体管密度目标是突破每平方毫米4亿颗。
根据华为方面发布的信息，这一密度水平将“达到1.4纳米制程的同等水平”。华为的工艺制程并没有做到1.4纳米，这里指的是通过逻辑折叠等技术，在不依赖最先进光刻工艺的前提下，让晶体管密度达到与传统1.4纳米工艺相当的水平。
值得一提的是，韬定律的适用范围并不限于手机芯片。大型AI集群超过80%的能耗用于数据传输，超过70%的成本投入在存储设备上。对AI系统而言，压缩数据在芯片之间、机柜之间和封装内部的传输时间，与优化计算本身同等重要。何庭波在上述论文也提出了多项面向AI数据中心的技术方案。
按照何庭波在论文的预测，到2035年，AI硬件集成度将增长超过100倍。昇腾系列AI芯片则预计在2030年前后引入逻辑折叠技术。
先进封装的新一轮需求
韬定律能否从单款芯片扩展到整个产业，取决于一项关键工艺的成熟度——先进封装。
一位半导体产业链分析人士告诉经济观察报记者，韬定律的发布，标志着国产半导体正式在混合键合和3D堆叠方向上进行系统性投入，“对晶圆厂、封装企业和EDA公司都有直接影响”。
逻辑折叠的核心工艺是把两片甚至多片晶圆纵向堆叠在一起。每多堆叠一层，就要多做一轮完整的制造流程：混合键合将晶圆以微米级精度对齐并连接；TSV（硅通孔）在晶圆上打出纵向导电通道，让上下层信号可以穿越；CMP（化学机械抛光）将晶圆表面磨到纳米级平整度，否则键合对不准。
前述分析人士告诉经济观察报记者，逻辑折叠路线意味着多层、多次的光刻、薄膜沉积、掩膜和清洗工序，对半导体设备和材料的需求是上升的，“堆两层，设备和材料的用量比平面方案多接近一倍，堆三层就再多一倍”。
他同时表示，韬定律和摩尔定律不是替代关系，两条路线各管一头，摩尔定律管空间密度，韬定律管时间效率，最终都要回到光刻、沉积、掩膜、清洗这些基础制造环节，“最好的方案是两条路线齐头并进”。
5月25日A股市场上相关半导体上市公司的股价走势，基本反映了这条传导逻辑。比如，中芯国际是目前国内在先进制程方向最接近规模量产能力的晶圆代工企业，股价暴涨18.78%；华大九天是国内主要的EDA软件厂商之一，股价涨幅触及20%涨停上限；拓荆科技则是国内主要的薄膜沉积和键合设备厂商，股价涨幅高达16.86%；盛美上海是半导体清洗和电镀设备厂商，股价同样暴涨17.75%。
不过，何庭波在论文中也明确列出了一系列韬定律尚未解决的技术难题。
第一个难题是EDA工具链。现有的芯片设计软件是为平面时代开发的，面积、时序、功耗三个指标分开优化，但逻辑折叠要求设计工具把多层堆叠的晶圆当作一个整体来处理，支持在标准单元（芯片设计中最基本的逻辑功能单元）层级上进行跨层分配，传统的二维设计工具无法适配这种需求。
何庭波在论文中称，华为已开发初步的内部工具链，方法论细节将在后续公开发布。她将面向τ缩放的开源EDA工具链称为“未来十年最核心的基础支撑投入”。
第二个难题是晶圆间的工艺偏差。逻辑折叠需要把不同批次，甚至不同工艺节点的晶圆键合在一起，但不同晶圆之间的电气参数差异，远大于同一片晶圆内部的差异，这对时钟信号的分布和时序裕量（电路正常工作所需的时间余量）构成很大压力。
何庭波在论文中还提到一个容易被忽略的问题：τ是一条时间准则，不是一条能耗准则。比如，一套系统运行速度快了10倍，如果功耗也涨了10倍，在理论上并不违反韬定律，但实际部署时会超出电力系统的承载能力。所以，她在论文中也明确指出，韬定律必须搭配一套完整的能耗优化体系，才能在产品中落地。
此外，芯片行业现有的性能评测标准，如Linpack、MLPerf、SPEC（三种被广泛采用的计算性能基准测试），都是为衡量单一指标设计的，无法评估韬定律追求的全栈协同优化效果。
何庭波在论文中呼吁行业建立一套新的基准测试体系，能够量化系统各层级的延迟分布和优化空间。
值得一提的是，何庭波在论文结尾还表示：“未来十年要做的事已经明确。仍有大量问题尚未解决，没有任何一家企业能够独自应对。工具链、行业标准、基准测试、器件物理和经济模型，都需要来自整个行业的共同贡献。这篇论文既是一份来自实践一线的报告，也是一封邀请函。前路充满挑战，但方向清晰明确。”
