财联社10月17日讯（记者 张校毓 实习记者 朱洺锐）近期，工业和信息化部、国家发展改革委对外发布《电子信息制造业发展“十五五”规划》，明确提出，持续提升关键装备、材料和零部件供给能力，加快发展电子设计自动化工具（EDA）和知识产权核（IP核）。这是国家五年规划首次将IP核与EDA并列单列为集成电路产业的两个不同细分领域。与此同时，AI算力需求正向芯片设计上游传导，除了计算能力，芯片之间的数据传输能力也成为厂商关注的重点。

这一变化在展会现场已有所体现。近日在上海举行的第26届中国国际工业博览会（简称“工博会”）上，集成电路展“国芯展”首次亮相，汇聚芯片设计、晶圆制造、封装测试及设备材料等上下游企业。既有部分厂商将高速接口IP及解决方案列在展板的醒目位置，华大九天（301269.SZ）、概伦电子（688206.SH）等厂商也带来了芯片设计、验证或IP相关产品与方案。

IP核是芯片设计中可重复使用的功能模块，类似于“乐高积木”。财联社记者多方采访获悉，AI芯片及数据中心建设需求增长，正带动客户对更高带宽、更低延迟及更低功耗接口方案的需求。IP厂商也需要更早参与客户的芯片设计，并配合完成工艺适配、流片验证及系统调试。

值得注意的是，在半导体IP核的各门类中，处理器类IP与接口类IP技术路线差异明显。高速接口IP须与制造工艺深度耦合、逐工艺节点设计验证，技术门槛和量产验证要求更高，长期专注该领域并实现全品类覆盖的厂商屈指可数。

下游需求持续增长，高速接口IP从设计走向量产仍有哪些难点？国产厂商又如何与设计、制造、封测等环节协同，让接口性能转化为整套系统的运行效率？

从“算得快”到“传得快”，高速接口IP需求上升

2026工博会期间，华大半导体有限公司战略市场总监李颖冉在集成电路设计创新论坛上表示，AI爆发式增长推动“计算机/AI”需求结构性跃升。AI重构半导体需求结构，从GPU/HBM扩展至全栈芯片。

围绕相关需求，多家半导体设计厂商在展会现场展示了各自的产品布局。

财联社记者在EDA厂商合见工软展台了解到，其产品线已覆盖数字芯片EDA工具、系统级工具及高速接口IP；针对高端SoC、数据存储、高清显示及高速互联芯片的核心研发需求，同为EDA厂商的概伦电子则打造了以高性能高速接口为核心的接口IP方案。

奎芯科技则展示了用于IP验证的测试芯片。据悉，奎芯科技通过自主研发，已布局HBM、UCIe、LPDDR、ONFI、PCIe、USB、eDP等产品；同时为应对当下芯片互联和应用垂直整合调整，奎芯打造了M2LINK、D2D等基于互联IP的Chiplet产品。

上海晟联科半导体有限公司目前则涵盖112G/56G SerDes、PCIe 6.0/5.0 IP及解决方案，已实现商用量产出货超2亿条SerDes通道。

“需求增长还是比较快的，这几年主要就是（因为）AI。”上海晟联科半导体有限公司FAE肖志楷在接受财联社记者采访时表示，AI发展带动算力中心建设，进一步带来GPU、CPU等芯片需求，公司的接口IP便集成于相关芯片之中，承担信号收发等功能。

除参展企业外，国内高速接口IP领域头部厂商芯耀辉多年来始终专注于这一细分领域。芯耀辉联合创始人、董事长兼CEO曾克强在接受财联社记者采访时表示，AI带来的海量数据处理需求，放大了计算、存储与互联之间的配合问题。数据需要在存储器、计算芯片及不同设备之间搬运，高速互联能力因此变得更加重要。

曾克强进一步表示，客户的芯片产品往往需要根据具体应用场景集成多种接口IP，并在成本与性能之间选择最恰当的工艺节点，因此业界普遍希望能有单一供应商提供跨工艺、全品类的完整解决方案，以更好地保障产品质量一致性与技术支持效率。

据其介绍，依托创新的融合接口架构、前沿的高速信号处理算法、信号与电源完整性（SI/PI）设计方法，以及自主研发的快速工艺移植平台，芯耀辉已具备全品类、多工艺的交付能力。

目前芯耀辉PCIe、DDR/HBM、SerDes、UCIe等全品类高速接口IP核已在国内外主流先进工艺平台实现量产，并在国产先进工艺节点规模量产，在国产先进工艺高速接口IP市场居于领先地位；国内人工智能、高性能计算等领域的头部芯片设计企业普遍采用其接口IP完成芯片设计并实现量产，部分客户已从PCIe 5.0向PCIe 6.0升级。

不过需求增长并非简单体现为同一款IP销售数量增加，不同芯片型号、授权范围与交付内容，对应的合作方式与周期也有所区别。据肖志楷介绍，客户可以根据项目需求采购已有产品收取一次性授权费，也可能针对特定指标提出定制要求，双方需要进一步讨论技术可行性及研发安排。

从收入端看，市场需求已在部分企业有所体现。半导体IP领域头部厂商芯原股份（688521.SH），其IP产品以GPU、NPU等处理器类IP为主。公司在今年8月的一则调研纪要中表示，2026年1月1日-8月17日，公司新签订单进一步增长至151.42亿元，AI算力相关订单占比90%，数据处理领域订单占比89%。

截至2026年6月30日，灿芯股份（688691.SH）在手订单金额 10.72 亿元（含税，下同），其中芯片设计业务在手订单4.37亿元，芯片量产业务在手订单6.34亿元；芯耀辉方面，近年来营业收入保持快速增长，其中绝大部分为自研IP核授权收入。

政策与资本加码，接口IP产业仍需跨越技术与生态挑战

近年来，全球接口IP市场正处于高速增长通道。据行业机构IPnest发布的报告，2024年全球接口IP市场规模达23.65亿美元，同比增长23.5%，是设计IP各品类中增长较快的主要类别，并推动当年全球设计IP市场整体规模达84.9亿美元、同比增长20.2%，创历史新高；IPnest此前预计，到2029年接口IP市场规模有望达到54亿美元，占设计IP市场的比重持续提升。

在需求增长之外，产业生态建设也在推进。财联社记者在此次展会现场的上海EDA/IP创新中心了解到，该中心目前集合了共享研发区、EDA生态活动区、算力中心及科普展台，旨在联动产业链上下游企业，通过示范性应用，推动区域化集成电路生态的建设；并建立EDA、IP核共性技术攻关、流程创新及推广服务平台，推动国产EDA与IP核两大关键领域的跨越式发展。

记者梳理发现，今年以来已有多家上市公司通过并购参与相关布局。

例如，概伦电子今年完成锐成芯微及纳能微相关股权收购，后两者半导体IP业务涉及模拟及数模混合、存储、无线射频和高速接口等类别。和顺石油（603353.SH）则通过“股权收购+增资+表决权委托”取得奎芯科技控制权，并于今年5月公告称纳入其合并报表范围。

不过在行业扩容、企业布局增多的同时，技术与商业化门槛仍然存在。李颖冉在论坛上表示，当前中国半导体产业链存在结构化短板，EDA、IP核等核心领域的国产化能力仍需提升。

具体到高速接口IP，技术难度首先体现在传输速率提高后的可靠性要求。

肖志楷分析表示，随着单通道速率持续提升，信号的符号周期被不断压缩，信道损耗、串扰、抖动、噪声等非理想因素带来的影响会被急剧放大。为了在高速条件下依然保障数据可靠传输，协议层会制定更严苛的时序约束、误码指标、信号完整性规范与兼容性要求，对收发机均衡、时钟同步、纠错机制、链路训练等环节划定精细的判定标准。

与之对应的硬件、芯片设计、验证与测试难度同步上升，对工艺、架构、仿真能力、测试仪器以及工程落地经验都提出更高门槛，整体技术壁垒随之抬升。

“低速接口可以容忍较大的信号裕量偏差，设计与调试容错空间大；而高速 SerDes、PAM4 这类高速传输场景，微小的参数偏移就会造成链路误码甚至断链，协议的强制约束、芯片物理层实现难度、系统验证成本都会显著高于低速方案。”肖志楷表示。

这些要求也直接影响客户的采购决策。芯耀辉联合创始人、CTO李孟璋告诉记者，客户选择IP，首先关注的是质量、可靠性和可量产性。IP虽然只是芯片的一部分，但如果相关模块出现问题，可能影响整颗芯片的量产，客户因此会重视厂商已有的验证记录和应用经验。

李孟璋同时提到，客户对接口IP的需求正在全面延伸为系统级解决方案。厂商不仅要交付高性能的功能模块，更要为客户提供从芯片接口布局、封装设计到电路板设计的完整软硬件解决方案，协助客户从全局优化芯片系统性能，并在功耗、性能与系统成本之间取得最佳平衡；同时，还需要深入工程细节指导设计规范，全程协助客户攻克集成与量产过程中的技术挑战。

“做IP并非简单做一个IP给客户用，而是需要把整个系统都纳入设计。”李孟璋强调，厂商需要经过充分仿真与验证，最终提供满足客户性能及带宽要求的产品。

这也意味着，高速接口IP的开发与应用，需要更多环节共同参与。正如上海市集成电路行业协会秘书长荣毅在集成电路设计创新论坛致辞中表示，集成电路设计是连接技术创新与市场应用的重要环节。一款芯片从设计走向应用，前端需读懂客户需求，中段依赖IP、EDA工具与人才，后续涉及制造、封测、软件适配与应用验证，环环相扣方能顺利走向市场。

曾克强也强调，IP厂商既要承担研发及流片验证投入，也需要协助客户解决芯片集成、系统调试等问题。这需要产业链上下游密切协同，最终在具体项目中完成验证、走向量产。